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30.04.2018

Webinar-Tipp: Mit einem „Sanity Check“ schneller zum funktionierenden Leiterplatten-Layout

Wie Sie bei der Leiterplattenentwicklung mit einfachen Mitteln Redesigns vermeiden, Ressourcen schonen und schneller am Markt sind.

Die Vermeidung von EMV oder SI/PI-Komplikationen ist bei komplexen Elektronikbaugruppen eine anspruchsvolle Aufgabe. Ohne Zugeständnisse bei der Qualität zu machen kann die verlässliche Bewertung eines Designs durch eine automatische simulationsgestützte Überprüfungen wesentlich beschleunigt werden. Dazu gehört, Bereiche mit Impedanz-Fehlanpassung (z. B. Routing über Schlitze, Padstacks/Antipads …) und Übersprechen von Signalen im Design zu identifizieren. Denn schon das Verletzen einer Impedanzvorgabe bei der Clockleitung eines Speicherbausteins, kann zur Folge haben, dass das gesamte Design nicht in Betrieb genommen werden kann. Desweiteren können viele EMV Effekte durch geschickte Vermeidung von Resonanzen im Versorgungsnetzwerk unterdrückt werden.

In diesem Webinar wird ein „Sanity Check“ vorgestellt, bei dem durch gezielte Verwendung von automatischen, simulationsgestützten Checks, das Risiko von Redesign um mind. 70% reduziert wird. Durch einfach handhabbare und erprobte Vorgehensweisen, wird das Risiko SI/PI und EMV-Probleme erst nach Erstellung eines Prototyps zu erkennen, deutlich geringer. Auf diese Weise lassen sich Entwicklungszeiten berechenbarer planen und einhalten.


Kurzagenda

  • Erkennen/Beheben von Resonanzen im Stromversorgungssytem
  • Kontrolle der Impedanz angepassten Signalnetze
  • Ermittlung von Übersprechen zwischen Signalnetzen


Titel:
Sanity Check - Schnell zum funktionierenden Leiterplatten-Layout
Datum: Mittwoch, 9. Mai 2018 (weitere Termine im Juli, September, November)
Uhrzeit: 10:00 – 11:00 Uhr
Kosten: keine


Zur Anmeldung auf wissen.cadfem.net

 

 

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